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技術文章

JTAG

縮略語：
JTAG Joint Test Action Group
BS Boundary Scan 邊界掃描
BSDL Boundary Scan Description Language 邊界掃描描述語言
BST Boundary Scan Test 邊界掃描測試
OBP On_Board Programming 在板編程
ICP In_Circuit Programming 在線編程
ISP In-System Programming 系統編程
引言：
隨著電路技術進入超大規模集成（VLSI）時代，VLSI 電路的高度復雜性以及多層印制板、表面貼裝（SMT）、圓片規模集成（WSI）和多芯片模塊（MCM）技術在電路系統中的應用，都使得電路節點的物理可訪問性正逐步削弱以至于消失，電路和系統的可測試性急劇下降，測試開銷在電路和系統總開銷中所占的比例不斷上升，常規的測試方法正面臨著日趨嚴重的困難。測試算法的研究和測試實踐證明了一個基本的事實：要對一個不具有可測試性的電路進行測試實徒勞的，只要提供電路的可測試性，才能使電路的測試問題得到簡化并*終解決。1985 年，由IBM、AT&T、Texas Instruments、Philips Electronics NV、Siemens、Alcatel 和Ericsson 等公司成立的JETAG（Joint European Test Action Group）提出了邊界掃描技術，它通過存在于元器件輸入輸出管腳與內核電路之間的BSC（邊界掃描單元）對器件及外圍電路進行測試，從而提高器件的可控性和可觀察性。1986 年由于其它地區的一些公司的加入，JETAG 改名為JTAG。1988 年JTAG 提出了標準的邊界掃描體系結構，名稱叫Boundary-Scan Architecture Proposal Version 2.0，*后目標是應用到芯片、印制板與完整系統上的一套完善的標準化技術。1990 年IEEE 正是承認了JTAG 標準，經過補充和修改后，命名為IEEE1149.1-90。同年，又提出了BSDL（Boundary Scan Description Language，邊界掃描描述語言），后來成為IEEE1149.1-93 標準的一部分。IEEE1149.1 標準大大推動了邊界掃描技術的發展和廣泛應用。
JTAG 技術的主要應用
基礎測試
基礎測試是指掃描鏈路自測試，由于它是利用BS 器件進入CAPTURE-IR 狀態時會自動裝入CAPTURE 信號而實現掃描鏈自測試的目的，所以又稱為CAPTURE 測試。基礎測試是進行JTAG 其他任何測試加載任務之前首先進行的測試操作，以確保JTAG鏈能正常工作。
器件標志碼IDCODE 測試
IDCODE 測試，也稱為器件標志碼測試，或器件型號測試，指令掃描送入IDCODE 指令，然后通過數據掃描IDCODE 寄存器中的IDCODE 標志碼，驗證器件是否錯裝，器件的型號、版本號和生產廠商是否正確。器件標志碼存放在器件標準寄存器中，器件標志寄存器是包含在集成電路IC 內部的一個可選寄存器，它由并行輸入與串行輸出的32 位移位寄存器組成，當器件標準寄存器在使用時，芯片IC 正常操作能繼續進行。
USERCODE 測試
USERCODE 測試，也稱為用戶代碼測試，可編程器件提供一個32 位的寄存器可以用來存放用戶的任意信息。指令掃描送入USERCODE 指令，然后通過數據掃描USERCODE 寄存器中的標志代碼，驗證存放信息是否與用戶信息一致。這些信息可以是軟件的版本號、加密數據等。
互聯測試
互連測試主要是指對電路板上器件之間互連線的測試，主要檢測電路板級的開路、短路或呆滯型等故障。互聯測試是引進邊界掃描測試技術的一個主要原因，因此在IEEE1149.1 標準中，互連測試指令（EXTEST）是一條強制性指令，所有的BS 器件都支持互連測試。互連測試可以檢測電路板上的開路故障，并能**定位到具體的引腳；可以檢測電路板上的橋接短路廣州，并能**定位到橋接的具體網絡和引腳；可以檢測呆滯型故障，并能**定位到具體的引腳；檢測其余不知名故障（測試響應與期望響應不一致，但不屬于以上三類故障）
Cluster 測試
Cluster 測試的問題是由混合技術電路板引起的。目前，雖然BS 器件越來越多，但是非BS器件也仍然大量存在；而且在復雜電路設計中，VLSI 和ASIC（專用集成電路）雖然能夠完成電路的許多功能，但并不是所有的邏輯功能都可以集成，相當多的功能仍需要采用分離器件或通用集成電路實現，而它們很少支持邊界掃描。由邊界掃描器件和非邊界掃描器件組裝的混合技術電路板是常見的情形。在一個電路板上，當BS 器件和非BS 器件混裝的時候，非BS 器件就不能直接使用邊界掃描的方法進行測試。這時如果非BS 器件的周圍存在BS 器件，那么仍然可能通過BS 器件對非BS 器件進行測試。被BS 器件包圍的非BS 器件可以不止一個，我們將有若干非BS 器件組成的邏輯簇稱為一個Cluster，通過BS 器件對Cluster 進行的測試就稱作Cluster 測試。Cluster 測試可以應用在任何場合，包括板級測試與系統級測試，包括開發調試、生產測試、用服測試和維修測試等過程。Cluster 測試對于提供電路板測試的故障覆蓋率有重要的意義。
器件功能測試
在JTAG 測試儀中，功能測試分為兩種：如果是內部帶BIST 結構的芯片，可以通過測試儀運行RUNBIST 指令進行芯片自測試；如果芯片內部不帶BIST 結構，可以通過施加INTEST指令和外部輸入的測試矢量集，再回收測試響應和期望響應進行比較，對故障進行測試診斷。前者稱為RunBIST 測試，后者稱為INTEST 測試。進行RunBIST 測試的條件是芯片支持RunBIST 測試，并且提供RunBIST 指令；進行INTEST 測試的條件是芯片支持INTEST 測試，并提供INTEST 測試指令。INTEST 測試能夠測試芯片的內部邏輯功能是否正常，但不是所以得JTAG 器件都支持
INTEST 測試。
存儲器測試
如果能通過BS 器件訪問存儲器，那么通過BS 器件的掃描鏈一般也能夠訪問存儲器，所以可以利用JTAG 測試存儲器。運用三步法進行外部互聯測試功能與上述的互聯測試功能近似。按照九步棋盤法進行存儲器的內部單元測試，能夠檢測到內部所以得固定邏輯故障；能夠檢測到內部所有的固定開路故障；能夠檢測到內部單元所有的狀態轉換故障；能夠檢測到內部單元所有的數據保持故障；能夠檢測到那單元所有的狀態耦合故障；能夠檢測到內部單元所有的多重寫入故障；如果發現故障，能夠報告故障發生的具體單元。存儲器測試可以應用在任何場合，包括板級測試與系統級測試，包括開發調試、用服測試和維修測試等。但是由于存儲器內部單元測試消耗時間比較長，測試數據量比較大，所以在某
些場合（如生產測試）實用性不大。
FLASH 加載
利用JTAG 技術實現FLASH 加載是一種新的在板編程技術。一般而言，電路板上的FLASH芯片本身不帶有邊界掃描（BS）結構，但是FLASH 的周圍存在BS 器件，從而可以利用周圍的BS 器件（一般為CPU）實現FALSH 加載。利用BS 技術（也稱為JTAG 技術）進行對是一種新的有效的編程方式。FLASH 器件的編程方式分為兩大類：在板編程（OBP，On_Board Programming）和離板（Off_Board）編程。離板編程是指在FLASH 器件被安裝到PCB 之前對其進行編程。這一般是采用編程器來完成的，常見的編程器有ALL-07、ALL-11 等。在板編程是指在FALSH器件被焊接到PCB 上以后對其進行編程。常見的方法有利用ICT 進行在線編程（ICP）、利用CPU進行的系統編程（ISP）、利用JTAG進行的在板編程（OBP）等。在線編程ICP（In_Circuit Programming）或ILDP（In_Line Device Programming）是指用夾具把ICT 設備的測試通道連接到PCB 上FLASH 器件的各個管腳，把PCB 上和FLASH 器件相連的其它器件進行電器隔離，直接對FLASH 器件進行編程。可以在ICT 測試的同時完成FLASH 器件的編程，但是在PCB 設計時必須保證FALSH 器件的每一個管腳設計ICT 測試點，而且需要占用單板的ICT 測試時間。ICT 加載FLASH 適宜在單板量產時采用，速度比較快，生產效率比較高。但是采用ICT 加載FLASH 需要占用昂貴的ICT 設備資源，而且在單板開發階段單板沒有ICT，測試時無法采用，也不適宜現場維護與升級。系統編程ISP（In-System Programming）是指通過系統上的CPU 來執行FLASH 器件的擦除和編程算法來實現FLASH 器件的編程。這種方式要求CPU 能夠正常工作，并且需要提供額外的網口、串口等硬件接口進行軟件下載。利用BS 技術的在板編程既不需要占用額外的設備，也不需要產品增加額外的硬件，它只需要將相關的BS 器件連成一條掃描鏈，并將邊界掃描接口引出來即可。采用JTAG加載FLASH可以削減物料成本，從而又減少產品的不穩定因素。它能夠支持產品整個生命周期的應用。
PLD 編程
很多公司生產的可編程器件都通過JTAG 接口進行程序加載，通過JTAG 進行PLD 編程，只需要單板上電即可完成，方便簡單，也不需要開發任何程序。PLD 編程可以應用在任何場合，包括板級編程語系統級編程，包括開發調試、生產、用服和維修等過程，采用JTAG 可以方便的進行PLD 邏輯升級。
電路采樣
電路采樣是邊界掃描測試系統提供的一項重要功能，它可以對與邊界掃描單元相關的I/O 引腳進行采樣，是用戶進行原型設計的驗證和測試的工具。可以直觀的以圖形界面為用戶進行系統分析，類似一臺成本很低的方便易用的“邏輯分析儀”。

邊界掃描技術對產品質量、成本與服務的影響
由于邊界掃描結構嵌入在IC 內部，具有邊界掃描功能的元件的成本和設計費用成本有所增加，增加的成本需要由節省的測試開發成本、節約的測試儀成本和產品的全過程各階段的綜合成本來補償。由于許多IC 制造商很快就接受了IEEE-1149.1 標準，近年來，增加邊
界掃描邏輯的成本很快降低。
主要的IC 制造商，包括Motorola、Texas Instrument、Philips、Intel、IBM、Toshiba、NEC、National Semiconductor、Xilinx、Vantis、Altera 和Fujitsu 都能在IC 中提供邊界掃描。同時大多數ASIC 廠商也支持ASIC 設計中自動加入標準的BST 掃描單元和TAP 控制器。在產品的開發階段使用邊界掃描器件可以縮短產品的開發時間，由此而實現的成本效益和節省的測試成本遠遠高于元器件級增加的成本。采用邊界掃描作為可測性設計的方法的公司能夠得到如下幾個方面的益處：
縮短產品面世時間
可以簡單的以并行工程進行開發；加快原型（**板）調試時間，特別是復雜的系統；方便在開發階段的程序修改和反復加載；
由于測試程序可以直接從產品設計中轉移而來，可以縮短產品后續階段的時間
降低測試成本
投入的資本僅占常規ATE 設備的很小一部分；簡化測試準備過程，降低測試準備成本；快速準確的定位故障；具有較大的故障覆蓋率
提高產品的質量和可靠性
可使產品在更接近實際的工作條件下進行測試；進行電路元件的徹底測試； *終產品種可內建基于邊界掃描的故障診斷；提高了產品的可維護性
降低PCB 成本
采用JTAG 加載FLASH，不需要CPU 工作，只需要PCB 上電就可進行，可以將Bootrom 和Flashrom 結合起來，統一燒制到Flashrom 中，這樣可以在電路板上省去Bootrom 芯片及其PLCC 插座，不僅降低了物料成本，簡化了生產工序，也優化了生產流程，減少了產品的不穩定性。

邊界掃描技術對產品全生命周期中應用的支持
邊界掃描技術可以應用于產品生命周期的全過程，具體可以用于產品設計、硬件原型調試、生產測試、系統測試和現場安裝服務等過程。在產品生命周期不同階段的應用中，可以使用相同的邊界掃描硬件控制器，使用同一個軟件的框架，使用同樣的產品描述文件和測試矢量，只是根據不同的應用階段的不同認為，執行不同的操作。

邊界掃描技術對產品生命周期的支持

在產品設計階段的用途
在產品設計階段，邊界掃描測試系統可以在選擇具有邊界掃描的器件方面提供設計幫助。對于設計人員選用的BS 器件，系統可以對其BSDL 文件進行校驗，確保正確的BSDL 文件被選用。邊界掃描測試系統能夠對PCB 設計網表進行故障覆蓋的分析，為設計人員提供設計
參考，是否將非BS 器件替換成BS 器件以提高PCB 的可測性。
在產品的硬件調試階段的用途
在**投板的原型硬件調試中，只需要提供PCB 網表和BS 芯片的BSDL 文件，就可以使用邊界掃描測試系統，進行原型電路板的調試，縮短復雜原型單板的調試時間，同時還可以進行Flash 加載和PLD 的在板編程。
在軟件調試和系統集成階段的用途
隨著產品開發進入軟件調試和系統集成階段，邊界掃描控制器可用于軟件調試。可以通過JTAG 接口進行源代碼級的調試，基于邊界掃描的仿真器相對于其他類型的仿真器除了硬件成本較低外，邊界掃描仿真器不占用目標系統的任何硬件資源，可以實現完全的透明仿真。在目標系統和仿真器之間只需要4 條連線連接邊界掃描TAP 控制器。由于邊界掃描控制器不是針對具體的處理器，同一個控制器硬件可用于任何支持邊界掃描的處理器，僅是調試軟件不同而已。
在產品生產測試階段的用途
產品的生產測試是邊界掃描應用的一個重要方面，僅僅使用邊界掃描測試系統的自動測試生成程序（ATPG）和故障診斷功能，不需要任何夾具，就可以非常經濟的完成整個診斷測試過程。邊界掃描測試以極低的成本極大地提高PCB 的故障覆蓋率。
在現場維護和安裝階段的應用
產品發貨以后，可以使用邊界掃描測試系統通過PCB 的邊界掃描鏈在遠端遙控進行軟硬件升級，例如可以進行Flash 升級和可編程邏輯芯片的編程。用服中心不需要投資專門的維護設備，僅需要使用標準PC 或便攜式計算機就可以進行邊界掃描的測試和診斷以及進行程序的升級。
在維修中的應用
在生產或者市場返修中，邊界掃描測試系統可以用來進行測試診斷，幫助分析和故障定位。同時也可以用力進行在線加載、交互調試和電路采樣觀察。在產品生命周期不同階段的應用可以使用相同的硬件控制器模塊，并可以在不同接到重復利用相同的測試向量，能夠顯著降低產品開發、測試和維護的總成本。

用JTAG 邊界掃描測試電路板、BGA 和互連
當**批電路板樣板放在硬件工程師桌面的時候，在測試時他會感到非常困擾。工程師耗費幾個星期的時間設計電路圖和布板，現在電路板做出來了，上面也安裝好了元器件并拿在手上，現在必須確定它能否工作。工程師插上板子，加電并觀察。但沒有辦法檢測BGA 下面微小到得用放大鏡才能看清楚的芯片引腳，工程師應該怎么辦？

BGA 因為具有很多優點，所以應用非常普遍。然而我們不能靠剝離器件來探測BGA 下面的連線。X 射線是一種可選的測試方案，但是，它們僅僅呈現焊點的靜態圖像，而不是提供確保連接性所需的動態電氣報告，因而極難判斷虛焊和可靠焊點之間的差異。人們總是希望一換掉BGA，問題就會消失。這通常是一種昂貴和耗時間的選擇方案，并且生產率非常低。

傳統的邊界掃描是另一種選擇方案，但是這通常需要一些昂貴的工具，并要創建測試向量和測試執行，整個過程要花很長時間。所花費的時間長短取決于設計文檔的穩定性和精度。此外，測試結果不是動態的，它們通常是對電路板上所發現問題的匯總。 *佳測試方案是存在于現有設計中的快速、簡單和廉價的方案。許多BGA 和大多數**嵌入式處理器都支持通過IEEE 1149.1 JTAG 接口進行邊界掃描。

核心問題在于：信號線是否被正確地連接到物理上無法用探頭接觸的BGA 器件的某一引腳？該信號線可能是時鐘線、地址線、數據總線或任何感興趣的信號線。關鍵是對其在電路中進行測試，以觀察其狀態是高、低或正發生狀態跳變，以及信號線是否連通。

基于JTAG 的邊界掃描能以非傳統的方式獲得這些信息。概念很簡單，即IC 獲取其所有引腳的狀態并通過邊界掃描鏈重復地把這些狀態移出，并在個人電腦上同步顯示結果。用戶可以觀察BGA 器件下面每一個可掃描引腳的動態行為指示。

從顯示器可以實時觀察振蕩器是否連接到G17 腳或者地址或數據總線的行為，與此同時，電路板上的電路可以不受干擾而保持正常運行。該技術的*好之處在于電路不知道你在進行測試，測試對電路的工作是完全透明的。測試應用程序以全速運行，在JTAG 掃描鏈上的每一個器件都受到監測。

完成這類測試的工具非常依賴于圖形用戶接口(GUI)。一旦電路板被描述到應用軟件中，屏幕上顯示的芯片圖就類似于電路版圖中的封裝。因為芯片的JTAG 接口可能以菊花鏈排列，版圖可能僅包含一個處理器或一些BGA 器件，或者可能包含許多器件，諸如處理器、門陣列、輸入/輸出控制器等。引腳在屏幕上以彩色編碼顯示實時狀況，如引腳現在的邏輯電平或是否在發生狀態跳變。這就使測試非常直觀。當測試目的
是簡單的連通性和狀態檢查時，就消除了創建測試向量或測試執行的需要。

每一個器件都被發送JTAG 指令EXTEST，以容許對器件上的每一根引腳進行完全的控制。應用程序然后可以驅動地址總線或切換到一根到連接器或LED 的線，以檢查整個電路的連通性，所有這一切只要點擊鼠標就能完成。

所有具備JTAG 端口的集成電路都將內建邊界掃描功能，其組成部分包括：圍繞被掃描器件邊界的較長的移位寄存器和控制移位寄存器行為的狀態機。在邊界寄存器中的每一個寄存器位捕獲或控制器件上每一個引腳的某些方面。如果該位是緩沖器使能的，該寄存器位就可能控制若干引腳。

軟件應用程序引導狀態機把每一個引腳的狀態捕獲到邊界寄存器之中，然后將其移出JTAG 端口。重復這個過程，并把結果顯示在屏幕上，就可以實時顯示在掃描鏈中的每一個器件的每一個引腳的行為。因為與測試向量法相比，通過顯示圖像可以做可視化分析，所以掃描速度不是問題。

對于典型的門陣列，一個這樣的寄存器通常有300 到400 位；而對于處理器，*多有幾千位。邊界掃描描述語言文件(BSDL)定義了寄存器中每一位的含義。這些文件常見于IC 供應商的網站，它們非常詳細、**地描述了邊界掃描鏈中每一個單元的含義以及它與物理引腳的關系。
在器件中與每一個引腳相關的典型掃描單元有三種：1. 捕獲/控制進入器件的信號；2. 捕獲/控制流出器件的信號；3. 捕獲/控制輸出緩沖器使能。如果引腳是一個專用的“輸入”引腳，它通常具有單個掃描單元。

JTAG 接口只有4 條線：測試數據輸入(TDI)、測試數據輸出(TDO)、測試時鐘(TCK)和測試模式選擇(TMS)。TCK 是用于把數據讀入TDI 引腳并把數據讀出TDO 引腳的異步時鐘。TMS 引腳被用于轉換TAP 控制器的狀態機。

BSDL 文件是免費的，邊界掃描電路已經被構建在你的JTAG 器件之中，而JTAG 接頭在你的目標板上。接下來做的事就是編制合適的診斷應用程序，并開始觀察BGA 器件下面的情況。
Broadkey、ASSET-InterTech幫助硬件工程師*大限度地利用目標板內建的JTAG 功能。

無向量測試
結合BIST 與ATE 優勢，無向量測試提供經濟高效的高速I/O 接口測試大批量半導體芯片制造商必須解決以下這道難題，即如何經濟高效地測試嵌入在大型數字系統級芯片設計中的多個多通道高速I/O 接口(如PCI Express、HyperTransport 和 Infiniband)。雖然結合了閉環操作的片上內置自測試(BIST)被廣泛地用來替代昂貴的自動測試設備(ATE)，但它仍具有高速模擬部分缺陷覆蓋率不高的不足，而這將嚴重影響整體產品的質量。

現在，出現了一種新興的被稱為“無向量測試”的方法，它同時擁有BIST 和ATE 兩種方法的優勢：即片上I/O BIST 的經濟高效性和基于ATE 的信號完整性測量。特別是，該理念將ATE 參數測試與片上測試內容生成和比較結合起來，從而形成了硅芯片與ATE 設備之間的良好協同，其結果是產生了一種嵌入在硅芯片中的可用于大批量制造測試的經濟型優化解決方案。速率持續增加到超過每秒千兆位的門限，特別是對于高速I/O 接口，在ATE 上提供這一能力的成本在大批量制造環境中變得**挑戰性。

為了將對ATE 測試的依賴性減到*小，很多芯片制造商正在使用片上BIST 結構與閉環模式的組合。由于今天的硅工藝已達到很高的集成度，因此在硅片上適當占用一些面積是完全可以接受的。不幸的是，BIST 方法不能執行任務模式參數測試，而這對于高速I/O 接口的集成來說
卻非常重要。在每秒幾千兆位的速率上，不可能再將信號作為純數字信號來處理。一些信號完整性參數(如時序抖動和噪聲電平)都必須加以考慮以保持足夠的缺陷覆蓋率和滿足所要求的質量水平。
融合兩種方法的優勢
無向量測試是一種利用ATE 和BIST 兩種方法優勢的更為協同的測試方法。借助這種方法，ATE 可有效地作為BIST/回環中的環路擴展，測試人員無需再提供任務模式向量和線速比較，而只需負責進行信號完整性驗證。

由于向量生成和線速比較能力傳統上抬高了ATE 測試通道的成本，因此這種雙測試方法可為大批量制造提供一種更為經濟的測試解決方案。
以下介紹其工作原理。片上BIST 電路在所需的數據速率上提供測試內容，然后再根據閉環模式下的標準協議來測試這些內容。ATE 則負責執行片上電路所難以完成的信號完整性測量。

參數測量的設置并不需要向量，因此這種測試方法被稱為無向量參數測試。待測參數取決于應用，其范圍可從簡單的抖動生成、容限、接收靈敏度、直至像數據對時鐘偏斜等更為復雜的參數。

那么這又對設計者產生那些影響呢？設計者現在只需在IC 上創建一種機制，這種機制用來為芯片的功能驗證和在ATE 上進行的參數測試提供測試內容。設計者必須通過一種給鎖相環施加*大壓力的“殺手級”圖案(pattern)來產生*壞情況下的信號完整性條件。這種方法具有一個明確的優勢：即設計者可以利用與其用來設計SoC 測試電路相同的技術，而毋需等待開發新的ATE 技術。
閉環通道
對ATE 來說，閉環通道可通過ATE 中更為經濟高效的回環通道卡來擴展，這可允許對所需的信號完整性參數實現獨立向量測量，以及允許對直流測量???源進行隨意訪問。這種回環通道卡可被配置用來測量像抖動這樣的信號完整性參數，并允許測試工程師將這些參數反饋給接收機。這允許利用同一塊卡同時測量發射器信號完整性和接收器容限。對成本敏感度更高的應用，可以只提供一種通過/失敗這樣的簡單二元測試，以進一步降低ATE 卡的成本。

實現低成本參數閉環測試解決方案的方式有多種，其中一些解決方案將抖動插入模塊增加到“待測設計”(DUT)板中，但這些方法存在插入的抖動會隨數據速率變化這種不利因素。一種更為靈活的方法包括一個可調“數據眼”調節器，它允許實現獨立的抖動及信號電平調整。

由于這不能通過DUT 板上的無源器件來實現，因此ATE 中的專用回環卡不失為一種合適的選擇，它使得用戶能對利用軟件打開的眼圖進行編程。將片上BIST 與ATE 輔助的回環測試結合在一起的協同方法，可實現比以往任何一種測試方法都更為有效的高速I/O 接口測試解決方案。盡管它確實需要設計者去開發一些用來支持參數及邏輯測試的機制，但現有EDA 能力可以很容易支持這些機制的創建。BIST 與ATE 的結合可實現一種更為經濟高效的大批量制造解決方案，這種方案可提供新型SoC 芯片模擬測試所需的高缺陷覆蓋率及質量水平。
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